SmGen is een eindige staatsmachinegenerator voor Verilog. Niet een FSM entry tool wel. De input is gedragsmatige Verilog. SmGen genereert er een synthesizabe FSM-gebaseerd ontwerp van. Klokgrenzen worden expliciet door de ontwerper verstrekt.
versiegeschiedenis
- Versie files geplaatst op 2010-06-11
Verschillende oplossingen en updates - Versie N/A geplaatst op 2010-06-11
Programmadetails
- Categorie: Ontwikkeling > Andere
- Publisher: smgenerator.sf.net
- Licentie: Gratis
- Prijs: N/A
- Versie: Array
- Platform: linux